รู้จักการทำงานของกล้องดิจิตอล

ชื่อบทความภาษาไทย วิธีการวัด ช่วงเวลา Boundary scan ด้วย Early capture
ชื่อบทความภาษาอังกฤษ Early Capture for Boundary Scan Timing Measurements
ชื่อผู้แต่ง Keith Lofstrom
แหล่งที่มาของบทความ IEEE International Test Conference, October 1996

บทคัดย่อ
รูปคลื่นสัญญาณอะนาลอก และ การหน่วง ( delays ) สามารถวัดได้โดยใช้หลักพื้นฐานของมาตรฐาน IEEE 1149. X ซึ่ง early capture จะสุ่มข้อมูลที่ขอบลงของ TMS ระหว่างสภาวะ Update - DR มีการแสดงผลของช่วงเวลานาโนวินาที

บทนำ
มาตรฐานการทดสอบ boundary scan ของ IEEE 1149. 1 ถูกยอมรับในทุก ๆ การทดสอบ boundary scan มีการเปลี่ยนแปลงอย่างช้า ๆ ในระหว่างการออกแบบวงจร ซึ่งควบคุมการนำคุณสมบัติใหม่ ๆ เข้าไปในระบบ และ boundary scan ได้พัฒนาช้ากว่าที่ควรจะเป็น เพราะการออกแบบวงจรได้เน้นเรื่องของราคา ทำให้ไม่เห็นประโยชน์โดยรวมของการทดสอบ boundary scan มาตรฐาน P 1149. 4 ได้นำเสนอการรวมสัญญาณ และ pin parametric ในขณะที่มาตรฐานดิจิตอล IEEE 1149. 1 ทำไม่ได้ เช่น การวัดอิมพีแดนซ์ ของวงจรบัฟเฟอร์ และ ค่าเทรชโฮลด์ ( threshold ) ของอุปกรณ์ตัวรับ ระบบ P 1149. 4 จะสามารถหาความผิดพลาดของชิพ ( chip ) ที่ทำให้ระบบช้าลง แต่ P 1149. 4 ถูกจำกัดในเรื่องของความเร็ว เทคนิคที่เกี่ยวข้องในระบบสัญญาณ clock หรือการเปลี่ยนแปลงความถี่ ชี้ให้เห็นถึงการเกิดช่วงเวลา และทำให้เกิดปัญหาอื่นด้วย ซึ่งวิศวกรออกแบบและวิศวกรทดสอบจะต้องทำการวัดว่าเกิดอะไรขึ้น มาตรฐาน 1149. 4 และ P 1149. 4 ไม่สามารถวัดการเกิดช่วงเวลานี้ได้ การเปลี่ยนแปลงของสัญญาณ จะเปลี่ยนแปลงในระหว่างสภาวะ Update - DR แล้ว Test Access Port จะต้องผ่านสภาวะ Select - DR ก่อนเข้าไปในสภาวะ Capture - DR เพื่อตรวจจับ ( Capture ) ผลของการ Update และควรมีรอบการเกิดสัญญาณ clock อย่างน้อย 2.5 ลูก ระหว่างขอบอัพเดต ( Update edge ) และขอบแคปเจอร์ ( Capture edge ) ซึ่งต้องยาว ในกรณีนี้มีส่วนช้า เกิดขึ้นในรอบการ scan ในเอกสารฉบับนี้ จะแสดงวิธีอื่น ๆ ในขอบเขตของมาตรฐาน 1149. 4 หรือ มาตรฐาน P 1149. 4

Early Capture สำหรับสัญญาณ ดิจิตอล
Early Capture เป็นวิธีพื้นฐานที่จะจับอินพุท บนจุดที่เราเลือกระหว่างสภาวะ Update - DR การตรวจจับ จะเกิดขึ้นก่อน , ระหว่าง , หรือหลังจากขอบนำของ Update - DR pulse ภายใต้การควบคุมของตัวทดสอบภายนอก ขณะที่การตรวจจับข้อมูล ณ เวลา นอกเหนือสภาวะ Capture - DR ไม่ต้องตามมาตรฐาน 1149. 1 เทคนิค Early Capture อาจใช้ตัวเปรียบเทียบตัวแปรอ้างอิง ( variable - reference comparator ) แปลงให้เป็นสัญญาณดิจิตอล ดังที่ปรากฏในมาตรฐาน P 1149. 4 โดยควบคุมตัวเปรียบเทียบแรงดันอ้าอิง และเวลาของ Early Capture มันอาจจะเป็นไปได้ที่จะไม่ได้วัดการหน่วง เท่านั้น แต่เปลี่ยนรูปคลื่นด้วย สภาวะ Update - DR เกิดขึ้นที่ขอบขาขึ้นของ TCK และ Update - DR pulse เกิดขึ้นที่ขอบขาลงของ TCK โดยที่สัญญาณ TMS จะต้องเป็น "1" ด้วย ถ้าสภาวะต่อไปเป็น Select - DR จะทำให้ TMS เป็นลอจิก "0" ที่ขอบขาลงของ TCK ถ้าสภาวะต่อไปเป็น Run - Test Ideal จะทำให้ TMS เป็น "0" ไปจนถึงช่วงขอบขาลงของ TCK สมมุติสภาวะต่อไป คือ Run - Test Ideal สัญญาณ TMS ต้องคงที่และอยู่ในช่วงที่ TCK เป็น "1" เทคนิคของ Early Capture ใช้ขอบขาลงของ TMS เพื่อกำหนดเวลาในการสุ่ม ( sample time ) ของ early capture latch 1149 bus อาจถูกทำให้ช้าเพื่อรองรับส่วนที่ช้า ดังนั้นคาบของสภาวะ Update - DR มีขอบ TMS ที่เอียง ซึ่งจะขยายช่วงการหน่วง ที่พอดี ระหว่างขอบ Update และ ขอบ Early Capture ถ้าสภาวะต่อไปเป็น Select - DR จะเกิดขึ้นที่ขอบขาขึ้นของ TCK และ TMS จะต้องเป็น "1"
TCK ให้ขอบกระตุ้น และ TMS ให้ขอบการวัด ขอบทั้งสอง คือขอบลงจาก ตัวควบคุมตัวเดียวกัน ที่มีจำนวนโหลด ( load ) ที่เท่ากันถ้าหากมี wiring delay และ ผลกระทบแอบแฝง ( parasitics affact ) ก็จะส่งผลกระทบให้ขอบทั้งสองเท่า ๆ กันด้วย
เทคนิคของ Early Capture เพิ่ม level - sensitive latch เพื่อเลือกการตรวจจับ อินพุท แสดงในรูป 1a และแสดงรูปคลื่น 1b ซึ่ง level - sensitive latch เป็นตัวส่งผ่านข้อมูล เมื่อ clock เป็น "1" และคงข้อมูลจน clock เป็น "0" Early Capture latch เป็นวิธีส่งผ่านปกติ กับ clock 1 ลูก

รูปที่ 1a Early Capture Latch

รูปที่ 1b 1b ช่วงเวลาของ Early Capture
Early Capture จะเป็นเหมือนปฏิบัติการ EXTEST เดิมยกเว้นการตั้งเวลาของ Early Capture latch ในสภาวะ hold คำสั่งทำให้ Early Capture clock ตกจาก "1" เป็น "0" เมื่อ TMS เป็น "0" ในระหว่างสภาวะ Update - DR ซึ่งคงค่าทั้งหมดของ Early Capture และ สุ่ม (sampling) สภาวะของ latch input ที่ขอบ TMS กำลังเป็น "0" Early Capture clock จะคงอยู่ในสภาวะ "0" ตลอดสภาวะ Capture - DR และกลายเป็น "1" ระหว่างสภาวะ Shift - DR ในการออกแบบ propagation delay ที่ผ่าน Test Access Port สามารถเกิดขึ้นจาก Early Capture clock และ Update - DR ด้วยเหมือนกัน ดังนั้นการหน่วง 2 ส่วนสามารถจับคู่ ( match ) จากตัวควบคุมการทดสอบ ( test controller ) ผ่าน TAP ไปสู่ boundary cell การควบคุมช่วงเวลาทั้งสองต้องสัมพันธ์กัน หากขอบทั้งสองอันห่าง และเกิดการหน่วงนาน จะทำให้เกิดการกระตุกของเวลา ( timing jitter ) ระหว่างส่วนทั้งสอง แต่สามารถหาค่าเฉลี่ยได้ด้วยการวัดหลาย ๆ ครั้ง เหตุการณ์อัพเดต ( Update event ) เริ่มต้น อาจถูกทำให้เป็นวันคอมโพเนนท์ (one component ) โดย TCK และเหตุการณ์ Capture จะเกิดขึ้นบนอุปกรณ์ตัวอื่น ซึ่งถูกแยกโดย ระยะทางหรือเกทดีเลย์ ( gate delay ) หลาย ๆ เกท ทั้งสองเหตุการณ์ทำให้เกิดการกระตุกในสัญญาณ Capture และข้อผิดพลาดในการวัดการหน่วง อย่างไรก็ตามสิ่งที่สำคัญในการวัด propagation delay คือ เวลาที่มาถึงของสัญญาณ ณ ตัวอุปกรณ์ ไม่ใช่ความสัมพันธ์ของสัญญาณเวลาที่วัดได้ ผู้ออกแบบจะเลือก Update latch และ Early Capture latch ในสัญญาณ clock ที่ตรงข้ามกันซึ่งทั้ง Update latch และ Capture latch จะทำให้ขอบเปิดของ Update latch เดินทางไปในทิศทางเดียวกันกับขอบปิดของ early capture latch ความผิดพลาดการหน่วงสามารถทำให้น้อยลง โดยเน้นการออกแบบที่ไม่ต้องเอาส่วนที่เร็วเกินไป และ สัญญาณ clock ที่เร็ว

การควบคุม TCK และ TMS
Early Capture ต้องการการควบคุมที่แน่นอนของความสัมพันธ์เวลาระหว่างสัญญาณ TCK และ TMS ซึ่งเกิดจากตัวควบคุมบัส ( bus controller ) มันไม่เป็นปัญหาสำหรับการทดสอบที่มีประสิทธิภาพ แต่เกินความสามารถของตัวควบคุม 1149. X และ bus master component เราจึงต้องใช้พอร์ตขนานของ คอมพิวเตอร์ในการทดสอบ ซึ่งพอร์ตขนานมีสัญญาณเวลา 2 ไมโครวินาที ซึ่งไม่พอสำหรับการวัดเวลาที่ถูกต้องได้ อย่างไรก็ตามเราสามารถเพิ่มวงจรให้สามารถเกิดขอบที่ถูกต้องได้ เครื่องมือทดสอบแสดงในรูปที่ 2 ใช้ ออปแอมป์ ในการเกิดสัญญาณ ramp พอร์ตขนานของ คอมพิวเตอร์ ทำให้เกิด TDI และ สัญญาณ TCK และ TMS ที่มาก่อน และ ECGATE เป็นสัญญาณที่เพิ่มเข้ามาเพื่อเป็นตัวเริ่มการเกิดสัญญาณ ramp สัญญาณ ramp จะขับตัวเปรียบเทียบ 2 ตัว และตามด้วย 2 AND gate ซึ่งทำให้เกิด TCK และ TMS ซึ่งเป็นจุดเริ่มการ scan

รูปที่ 2 รูปคลื่นการวัด Test Setup
ตัวกำเนิดสัญญาณแรมป์ ( ramp generator ) และระดับอ้างอิงของตัวเปรียบเทียบ จะถูกขับจาก 3 เอาท์พุท ของ quad 12 Bit DAC และ คอมพิวเตอร์ จะกระตุ้นสัญญาณ ECGATE ระหว่างสภาวะ Update - DR เป็นจุดเริ่มให้สัญญาณ ramp ผ่านค่า theshhold ของตัวเปรียบเทียบ TCK - EC และ TMS - EC ตามลำดับ DAC อินพุทที่เข้าไปใน ตัวกำเนิดสัญญาณ ramp จะกำหนดสลูว์เรต ( slew rate ) ในการทดลองนี้จะใช้ สลูว์เรต เท่ากับ 0.61
โวลต์ต่อไมโครวินาที หรือ 500 ครั้งต่อไมโครวินาที วิธีวัดดังกล่าว เริ่มวัดเวลาจากไมโครวินาที ทำให้ได้ผลในการวัดเป็นพิโควินาที

การวัด propagation delay
ปกติ Early Capture จะถูกใช้ในการวัดที่เป็นประโยชน์และไม่เป็นประโยชน์ ขอบ TMS จะตกจาก propagation delay ที่มากที่สุด หลังจากขอบ TCK และส่วนที่ช้าเกินไปจะส่งผลลัพธ์ที่ผิด ๆ คืนมา กลุ่มสัญญาณขนาดใหญ่ เช่น ข้อมูล หรือเส้นแอดเดรส ( Address ) จะถูกวัดด้วยการทำงานของ Early Capture ตัวเดียว ส่วนการวัดค่าต่ำสุดของการหน่วง ก็วัดแบบเดียวกัน นอกเหนือจากการทดสอบทั่วไป ระบบใหม่ ๆ ต้องการการวัดที่แท้จริงของ propagation delay ไม่ใช่แค่ค่าสูงสุด และค่าต่ำสุด ซึ่งวิธีการวัดสามารถวัดได้ที่เอาท์พุทของตัวอุปกรณ์โดยตรง และการใช้ Early Capture propagation delay ส่วนใหญ่จะวัดที่ VIH และ VIL ซึ่งไม่สามารถใช้ digital Early Capture วัดได้ ด้วย Threshold อย่างเดียว อย่างไรก็ตามวิธีวัดแรงดันลอจิก Threshold ที่ อินพุท ส่วนใหญ่อาจจะถูกต้อง propagation delay อาจวัดโดยเลื่อนขอบ TMS และดูว่ามีการเปลี่ยนแปลงข้อมูลเกิดขึ้นหรือเปล่า ซึ่งต้องใช้ตัวทดสอบที่สามารถเปลี่ยนค่าการหน่วงได้

รูปที่ 3 ตัวเปรียบเทียบ Early Capture ใน P1149.4 boundary cell

Analog Early Capture
วิธีการนี้ถูกทำขึ้นมาให้เป็นส่วนหนึ่งของชิพ P 1149. 4 ของมาตรฐาน IEEE 1149.1 การเชื่อมต่อ ( interface ) แบบดิจิตอล ของ ชิพ P 1149. 4 โดยเปรียบเทียบค่า threshold ที่เปลี่ยนแปลง ซึ่งช่วยหลีกเลี่ยงการวัด propagation delay ที่ VIH และ VIL แต่ละ ชุดของ boundary ประกอบด้วยตัวเปรียบเทียบความแตกต่างแบบ CMOS แบบ Zero - static - power ซึ่งวัดความแตกต่างจากแรงดันภายนอก และเอาท์พุท นี้จะขับ Capture bit ต่อไป แรงดันเปรียบเทียบจะขับโดย เอาท์พุท 4 ขา ใน DAC แรงดันปกติให้ผ่านขา AT 1 หรือ AT 1 ของการเชื่อมต่อ P 1149. 4 delay 2 - 3 รอบ ระหว่างขอบ Early Capture และขอบ Capture - DR จะมีประโยชน์ในการให้เวลาคงที่ ตัวเปรียบเทียบ Early Capture จะเล็กและใช้พลังงานไดนามิก ( dynamic ) ต่ำซึ่งทำให้เกิดข้อผิดพลาด และเกิดออฟเซต ( offset ) ซึ่งความผิดพลาดแสดง ในรูปที่ 4

รูปที่ 4 ออฟเซตชองตัวเปรียบเทียบ
รูปจะแสดงค่าเบี่ยงเบนสูงสุด ( ทดลองมากกว่า 20 ตัวอย่าง ) ในแถบสีดำ และค่า เบี่ยงเบนมาตรฐานในแถบสีเทา ค่าเฉลี่ยในเส้นสีดำ ใช้สัญญาณของเวลาของ Early Capture ที่อธิบายก่อนหน้านี้ และ threshold ที่เปลี่ยนไปที่ผ่านตัวเปรียบเทียบอินพุท จะทำให้ค่าเวลาในการสุ่มของตัวเปรียบเทียบ Early Capture เพิ่มขึ้นหลังจากที่ผ่านขอบ Update แต่ละ เวลาในการสุ่ม ได้ทำการวัด 12 ครั้ง เพื่อหาแรงดัน ดังนั้นการวัด 500 จุด ทำให้เกิดขอบเขตการ scan 500 x 12 ครั้ง และชิพ ก็จะมีถึง 45 บิต และถ้าเหตุการณ์ครั้งแรกถูกขับด้วยสภาวะ Update - DR การ scan อาจต้องทำถึง 2 เท่า เนื่องจากการหน่วงเฟส ( phase delay ) ในออปแอมป์ ขอบที่เร็วจะแสดงผลใน 1 เมกกะเฮิรตซ์ ซึ่งต้องทดลองการวัดสัญญาณ damp จากออปแอมป์ ขอบซึ่งเกิดจากเอาท์พุท ดิจิตอล ของชิพจะไม่สร้างการหน่วง ผลลัพธ์รูปคลื่นแสดงในรูปที่ 5 แกน x ประมาณ 500 นาโนวินาทีต่อดิวิชั่น

รูปที่ 5 รูปคลื่นสัญญาณของ Early Capture
อินพุทแบบอนุกรมของ DAC 8420 ถูกขับโดย TCK และ TMS จากคอมพิวเตอร์ ใช้เวลา 6 นาโนวินาที ที่ทำให้เกิดขอบ TCK 1 ลูก และทำการสุ่มของ TDI ทุก ๆ สัญญาณ clock 1149 ลูก เป็นการประหยัดเวลาและแสดงผลข้อมูล ในการตรวจจับใช้เวลา 5 วินาที อย่างไรก็ตามที่ 10 เมกกะเฮิรตซ์ , 1149 clock , DAC ที่แยกกันและความยาว boundary 200 บิต ในระบบการทดสอบทำให้เกิดสัญญาณ 500 จุด 12 บิต ใน 250 มิลลิวินาที ซึ่งเพียงพอในการวิเคราะห์ การทดสอบต่อไปใช้ ECL เบอร์ 9501 มีความถี่ในการออสซิเลต 80 เมกกะเฮิรตซ์ เป็น 8 bit programmable delay ใช้สำหรับสร้างสัญญาณเวลา และมีการ delay สูงสุด 50 นาโนวินาที เอาท์พุท ของวงจรต่อกับขา BC 1 แสดงในรูปที่ 6 ความถี่สูงจะเกิดในบริเวณ 30 นาโนวินาที ซึ่งแสดงแบนด์วิดท์ สำหรับตัวเปรียบเทียบ Early Capture ที่แบนด์วิดท์ ไม่เกิน 100 เมกกะเฮิรตซ์ การ Overshoot ในรูป เกิดจากการไม่ match กันของคู่ที่ต่อเกิน 15 เซนติเมตร กับวงจร ECL

รูปที่ 6 รูปคลื่นสัญญาณที่ขา BC1 ของ ECL
ผลการทดลองอื่น ๆ ของ Early Capture จะได้มาจาก Early Capture latch แบบดิจิตอล โดยที่เราไม่สนใจ สัญญาณเอาท์พุท ที่เป็นไบนารี่ ดังนั้นจึงเอาไปพล็อตแทน ความละเอียดของกราฟคือ 80 พิโควินาทีต่อจุดตัวอย่าง และขั้นตอนของความน่าจะเป็นที่บอกเวลาการกระตุกได้ดี ใน 100 พิโควินาที รูปที่ 7 แสดงตัวอย่างของ เอาท์พุท 3 เอาท์พุท คือ เอาท์พุท ของ Update latch , ขาของรูปคลื่นสัญญาณ และเอาท์พุท ของ 74HC04 inverter

รูปที่ 7 รูปคลื่นสัญญาณเอาท์พุทของ Update latch , ขาของรูปคลื่นสัญญาณ และ เอาท์พุทของ 74HC04
สัญญาณควบคุมที่ใช้ในการสุ่มจะผ่านเกท ภายนอก และสายที่เชื่อมต่อที่มีความยาวทำให้delay เปลี่ยนแปลง อย่างไรก็ตาม การวัดช่วงเวลาที่ถูกต้องในระบบต้องมีเครื่องกำเนิดเวลาที่ถูกต้องด้วย รูปคลื่นเวลาการตรวจจับ อาจทำให้เร็วขึ้นโดยสร้างข้อมูล 1 bit register ที่อ่านผลจาก ตัวเปรียบเทียบที่เลือกไว้
การพัฒนาของตัวเปรียบเทียบแบบอะนาลอก และ Early Capture ไปไกลมาก ซึ่งใน ชิพ ตัวอย่าง ใช้ CMOS ที่มีขนาด 1.5 ไมครอน และขาที่น้อยกว่า 40 ขา และบอกสภาวะรูปคลื่นได้ในความถี่มากกว่า 100 เมกกะเฮิรตซ์ ซึ่งกระบวนการสมัยใหม่นี้ก็ควรส่งผลการวัดที่เร็วขึ้นด้วย
ความสามารถ Early Capture ถูกเพิ่มเข้าไปในส่วนหนึ่งของ 1149. 1 หรือ ชิพ P 1149. 4 โดยไม่มีผลกระทบใด ๆ และในการทดสอบปัจจุบันระบบอาจถูกสร้างด้วยชิพ ที่เป็น Early Capture และ ชิพ แบบเก่ารวมเข้าด้วยกัน ซึ่งอาจมีผลดีและผลเสียกับมาตรฐานเดิม

บทสรุป
Early Capture แบบดิจิตอล สามารถวัดเวลาที่ถูกต้องโดยการเพิ่มขาแลตช์ ( latch ) และ Early Capture แบบอะนาลอก วัดสัญญาณด้วยตัว เปรียบเทียบแบบอะนาลอก ซึ่งเป็นทางเลือกหนึ่งของ มาตรฐาน P 1149. 4
บัสของ P 1149. 4 สามารถใช้เป็นทางด่วนในการวัดสัญญาณอะนาลอก ให้แก่การวัด อื่น ๆ บน ชิพ เช่น sampler , carrier detector เป็นต้น
หวังว่าความสามารถที่เพิ่มเข้าไปในขา Analog IC จะทำให้ต้นทุนของ boundary scan เป็นที่พอใจ เป็นที่แน่นอน วิศวกรทดสอบจะได้รับข้อมูลเพื่อการ ออกแบบที่ดีขึ้น
 




                        

                         
                  

         		
     






      

           


           




      

      
 หากใครสนใจจะแลกลิ้งค์เมล์มาได้เลยครับ.